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ARM Cortex-M1


Cortex-M1


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Specifications


Architecture : ARMv6-M

Bus Interface : AMBA AHB-Lite, Von Neumann bus architecture

with optional Tightly Coupled Memory interface (I-TCM and D-TCM)

ISA Support : Thumb/Thumb-2 subset

Pipeline : 3-stages

SysTick Timer : Optional

Multiplier : Options of fast or area optimized 32x32 multiplier

Bit Manipulation : Bit banding region can be implemented with Corstone Foundation IP

Interrupts : Non-maskable Interrupt (NMI) + 1 to 32 physical interrupts (configurable)

Wakeup Interrupt Controller : None

Interrupt Priority Levels : 4 priority levels per interrupt

Instruction and Data Tightly Coupled Memories : 0K ~ 1024K (configurable)

Debug : Full or reduced debug (full - 4 Breakpoint and 2 Watchpoint comparators)


DMIPS/MHz range : 0.8

CoreMarkยฎ/MHz : 1.85

MPU(Memory Protection Unit) : No

Maximum MPU Regions : 0

Trace (ETM or MTB) : No

DSP(Digital Signal Processing) : No

Floating Point Hardware : No

Systick Timer : Yes (option)

Built-in Caches : No

Tightly Coupled Memory : Yes

Bus Protocol : AHB Lite

Single Cycle Multiply : No

CMSIS Support : Yes

Dual Core Lock-Step Support : No


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